ASIC Design and Synthesis: RTL Design Using Verilog - Vaibbhav Taraate - Kirjat - Springer Verlag, Singapore - 9789813346444 - lauantai 8. tammikuuta 2022
Mikäli Kansi ja otsikko eivät täsmää, on otsikko oikein

ASIC Design and Synthesis: RTL Design Using Verilog 1st ed. 2021 edition

Vaibbhav Taraate

Hinta
Mex$ 2.986,50

Tilattu etävarastosta

Arvioitu toimitus to 26. kesä - pe 4. heinä

Asiakkaamme sanovat:

14 päivän palautusoikeus
Huippuarvosana Trustpilotissa
Lisää iMusic-toivelistallesi
Eller

Löytyy myös muodossa:

ASIC Design and Synthesis: RTL Design Using Verilog 1st ed. 2021 edition

This book describes simple to complex ASIC design practical scenarios using Verilog. It also covers architecture design strategies, multiple clock domain designs, low-power design techniques, DFT, pre-layout STA and the overall ASIC design flow with case studies.

330 pages, 184 Illustrations, color; 127 Illustrations, black and white; XXI, 330 p. 311 illus., 184

Media Kirjat     Paperback Book   (Kirja pehmeillä kansilla ja liimatulla selällä)
Julkaisupäivämäärä lauantai 8. tammikuuta 2022
ISBN13 9789813346444
Tuottaja Springer Verlag, Singapore
Sivujen määrä 330
Mitta 534 g
Näytä kaikki

Lisää tuotteita Vaibbhav Taraate

Katso kaikki joka sisältää Vaibbhav Taraate ( Esim. Paperback Book Ja Hardcover Book )